Cahiers des charges Verilog

Encodeur de priorité 8 vers 3

Encodez huit requêtes en un index de trois bits, avec une priorité fixe et un indicateur de validité.

EmbarquéIndustrie

Décodeur BCD vers 7 segments

Convertissez un chiffre BCD en commandes actives à l'état haut pour un afficheur 7 segments, avec extinction prioritaire.

EmbarquéIndustrie

Additionneur-soustracteur non signé 12 bits

Réalisez une unité arithmétique combinatoire avec détection du dépassement en addition et du sous-dépassement en soustraction.

CalculEmbarqué

Thermostat à bande morte

Commandez un chauffage et un refroidisseur autour d'une consigne avec une bande morte de cinq degrés.

IndustrieEmbarqué

Circuit booléen à trois entrées

Verilog

Traduisez une expression logique en réseau combinatoire.

Terminer Thermostat à bande morte

Décodeur de buses d’encre

Verilog

Décodez un numéro de buse en une commande one-hot sûre.

Terminer Circuit booléen à trois entrées

Décodeur de feu tricolore sûr

Verilog

Décodez un état one-hot et forcez le rouge en cas de code invalide.

Terminer Décodeur de buses d’encre

Validation de feu tricolore

Verilog

Ajoutez une validation globale aux commandes d’un feu tricolore.

Terminer Décodeur de feu tricolore sûr

Multiplexeur 2 vers 1 sur 3 bits

Verilog

Sélectionnez l’un de deux mots de trois bits.

Terminer Validation de feu tricolore

Veilleuse à logique active bas

Verilog

Commandez une lampe active bas selon la luminosité et une autorisation active bas.

Terminer Multiplexeur 2 vers 1 sur 3 bits

Additionneur 8 bits avec retenue

Verilog

Additionnez deux octets et une retenue d’entrée sans perdre le neuvième bit.

Terminer Veilleuse à logique active bas

Comparateur de magnitude 4 bits

Verilog

Comparez deux nombres non signés avec trois indicateurs exclusifs.

Terminer Additionneur 8 bits avec retenue

Générateur et contrôleur de parité

Verilog

Générez un bit de parité paire et détectez une trame de parité incorrecte.

Terminer Comparateur de magnitude 4 bits

Bascule D avec reset asynchrone

Verilog

Mémorisez un bit sur front montant avec remise à zéro prioritaire.

Terminer Générateur et contrôleur de parité

Registre 8 bits avec validation

Verilog

Chargez ou conservez un octet selon un signal de validation.

Terminer Bascule D avec reset asynchrone

Registre à décalage série-parallèle

Verilog

Assemblez huit bits reçus en série dans un registre parallèle.

Terminer Registre 8 bits avec validation

Additionneur à propagation de retenue

Verilog

Construisez un additionneur 4 bits à partir de quatre additionneurs complets.

Terminer Registre à décalage série-parallèle

Additionneur-soustracteur avec overflow

Verilog

Réalisez addition et soustraction signées avec indicateurs de retenue et débordement.

Terminer Additionneur à propagation de retenue

Multiplieur non signé 4 bits

Verilog

Calculez le produit complet de deux nombres non signés de quatre bits.

Terminer Additionneur-soustracteur avec overflow

Additionneur BCD à deux chiffres

Verilog

Additionnez deux nombres BCD compris entre 00 et 99 avec retenue décimale.

Terminer Multiplieur non signé 4 bits

Décodeur d’adresses de type PAL

Verilog

Décodez trois zones mémoire et signalez les transactions interdites.

Terminer Additionneur BCD à deux chiffres

Validateur de quatre chiffres BCD

Verilog

Validez chaque quartet BCD et bloquez les mots illégaux. Implémentez toutes les décisions indiquées.

Terminer Décodeur d’adresses de type PAL

Décodeur thermomètre huit bits

Verilog

Convertissez une suite de uns contigus depuis le LSB en binaire. Implémentez toutes les décisions indiquées.

Terminer Validateur de quatre chiffres BCD

Additionneur saturant huit bits

Verilog

Additionnez deux octets sans autoriser le rebouclage. Implémentez toutes les décisions indiquées.

Terminer Décodeur thermomètre huit bits

Comparateur de nombres BCD

Verilog

Comparez deux nombres BCD après validation. Implémentez toutes les décisions indiquées.

Terminer Additionneur saturant huit bits

Voteur majoritaire cinq entrées

Verilog

Décidez à la majorité parmi cinq canaux redondants. Implémentez toutes les décisions indiquées.

Terminer Comparateur de nombres BCD

Analyseur de vecteur one-hot

Verilog

Vérifiez qu’un seul bit est actif et retournez son indice. Implémentez toutes les décisions indiquées.

Terminer Voteur majoritaire cinq entrées

Détecteur du bit de tête

Verilog

Localisez le bit actif de poids fort. Implémentez toutes les décisions indiquées.

Terminer Analyseur de vecteur one-hot

Fenêtre d’adresse programmable

Verilog

Décodez une adresse entre deux bornes inclusives. Implémentez toutes les décisions indiquées.

Terminer Détecteur du bit de tête

Intermédiaire

0/28

Compteur décimal modulo 10

Concevez un compteur synchrone sur quatre bits qui parcourt les valeurs 0 à 9 avant de revenir à zéro.

EmbarquéIndustrie

Temporisateur descendant 10 bits

Chargez une durée, décrémentez-la à chaque cycle et signalez le passage à zéro avant le rebouclage arithmétique.

EmbarquéTemps réel

Temporisateur périodique rechargeable

Mémorisez une période, comptez jusqu'à zéro puis rechargez automatiquement la valeur programmée.

EmbarquéTemps réel

Compteur paramétrable

Créez un compteur dont la largeur est choisie à l’instanciation.

NumériqueFPGA

Compteur-décompteur 4 bits

Comptez dans les deux sens avec validation et retour modulo seize.

NumériqueFPGA

Compteur modulo 12

Verilog

Comptez de zéro à onze et produisez une impulsion au rebouclage.

Terminer Compteur-décompteur 4 bits

Élargisseur d’impulsion

Verilog

Transformez une impulsion d’un cycle en niveau actif de durée déterminée.

Terminer Compteur modulo 12

Anti-rebond d’interrupteur

Verilog

Filtrez les transitions instables d’une entrée asynchrone.

Terminer Élargisseur d’impulsion

RAM 16 x 8 à lecture asynchrone

Verilog

Modélisez une petite mémoire à écriture synchrone et lecture combinatoire.

Terminer Anti-rebond d’interrupteur

RAM 16 x 8 à lecture synchrone

Verilog

Modélisez une RAM dont données lues et écrites sont enregistrées au front montant.

Terminer RAM 16 x 8 à lecture asynchrone

Banc de registres à deux lectures

Verilog

Construisez un banc de huit registres avec une écriture et deux lectures simultanées.

Terminer RAM 16 x 8 à lecture synchrone

FIFO synchrone 8 x 8

Verilog

Implémentez une file de huit octets avec indicateurs vide et pleine.

Terminer Banc de registres à deux lectures

ROM de décodage sept segments

Verilog

Utilisez une table combinatoire pour afficher un chiffre hexadécimal ou masquer l’afficheur.

Terminer FIFO synchrone 8 x 8

Additionneur BCD à un chiffre

Verilog

Additionnez deux chiffres décimaux codés en BCD et une retenue.

Terminer ROM de décodage sept segments

Décaleur et rotateur barrel

Verilog

Décalez ou faites tourner un octet de zéro à sept positions en un cycle combinatoire.

Terminer Additionneur BCD à un chiffre

Détecteur de séquence 1011

Verilog

Détectez une séquence série avec chevauchement à l’aide d’une machine de Mealy.

Terminer Décaleur et rotateur barrel

Temporisateur programmable

Verilog

Chargez une période puis produisez une impulsion après le nombre demandé de cycles.

Terminer Détecteur de séquence 1011

Code de Hamming (7,4)

Verilog

Encodez quatre bits et corrigez automatiquement une erreur simple.

Terminer Temporisateur programmable

Chiffreur de flux par LFSR

Verilog

Combinez chaque octet avec une suite pseudo-aléatoire reproductible.

Terminer Code de Hamming (7,4)

Checksum à complément à un

Verilog

Calculez le checksum de paquets constitués de mots de seize bits.

Terminer Chiffreur de flux par LFSR

Décodeur de paquet souris PS/2

Verilog

Regroupez trois octets PS/2 en boutons et déplacements signés.

Terminer Checksum à complément à un

Calculateur de score de blackjack

Verilog

Calculez la meilleure valeur d’une main de cinq cartes sans dépasser 21.

Terminer Décodeur de paquet souris PS/2

Contrôleur de séquence PRBS

Verilog

Calculez l’état LFSR suivant et comptez les divergences. Implémentez toutes les décisions indiquées.

Terminer Calculateur de score de blackjack

Routeur de voies SRAM

Verilog

Fusionnez un octet selon deux byte-enables. Implémentez toutes les décisions indiquées.

Terminer Contrôleur de séquence PRBS

Validateur de trame PS/2

Verilog

Contrôlez start, stop et parité impaire. Implémentez toutes les décisions indiquées.

Terminer Routeur de voies SRAM

Estimateur de fréquence réciproque

Verilog

Divisez une référence par une période mesurée. Implémentez toutes les décisions indiquées.

Terminer Validateur de trame PS/2

Décision de watchdog fenêtré

Verilog

Classez un kick comme précoce, valide ou tardif. Implémentez toutes les décisions indiquées.

Terminer Estimateur de fréquence réciproque

Arbitre rotatif huit requêtes

Verilog

Sélectionnez la première requête après le dernier gagnant. Implémentez toutes les décisions indiquées.

Terminer Décision de watchdog fenêtré

Avancé

0/22

Contrôleur FSM d'un multiplicateur complexe

Séquencez en cinq états les sélections, validations de produits partiels et écritures d'un datapath de multiplication complexe.

CalculDSP

Chemin de données du multiplieur complexe

Calculez en combinatoire le produit de deux nombres complexes signés.

Multiplieur itératif 8 x 8

Multipliez deux octets en huit cycles par décalages et additions.

Diviseur itératif par restauration

Calculez quotient et reste non signés en huit itérations.

UAL 8 bits avec indicateurs

Regroupez huit opérations arithmétiques et logiques avec indicateurs.

Scanner de clavier matriciel 4 x 4

Verilog

Balayez quatre lignes et encodez la touche détectée.

Terminer UAL 8 bits avec indicateurs

Émetteur UART 8N1

Verilog

Sérialisez un octet avec bit de start, huit bits de données et bit de stop.

Terminer Scanner de clavier matriciel 4 x 4

Récepteur UART 8N1

Verilog

Échantillonnez une trame série 8N1 et signalez les erreurs de stop.

Terminer Émetteur UART 8N1

Récepteur PS/2

Verilog

Recevez une trame clavier PS/2 et contrôlez ses bits de start, parité et stop.

Terminer Récepteur UART 8N1

Générateur de synchronisation VGA

Verilog

Produisez compteurs de pixels, zone visible et impulsions de synchronisation paramétrables.

Terminer Récepteur PS/2

Arbitre de bus à priorité fixe

Verilog

Accordez un bus à un demandeur à la fois et conservez l’accord jusqu’à sa libération.

Terminer Générateur de synchronisation VGA

Opérateur de Sobel 3 x 3

Verilog

Calculez une approximation de magnitude de gradient sur une fenêtre de neuf pixels.

Terminer Arbitre de bus à priorité fixe

Contrôleur de SRAM asynchrone

Verilog

Transformez une requête interne en cycle SRAM temporisé de lecture ou d’écriture.

Terminer Opérateur de Sobel 3 x 3

Contrôleur DMA en rafale

Verilog

Copiez une suite de mots entre deux espaces d’adressage avec handshakes séparés.

Terminer Contrôleur de SRAM asynchrone

Contrôleur de cache direct-mapped

Verilog

Mettez en cache quatre mots et rechargez une ligne lors d’un miss.

Terminer Contrôleur DMA en rafale

Filtre de boucle pour PLL numérique

Verilog

Intégrez les événements avance/retard d’un détecteur de phase numérique.

Terminer Contrôleur de cache direct-mapped

Décision de rafraîchissement DRAM

Verilog

Arbitrez entre accès normal et refresh arrivé à échéance. Implémentez toutes les décisions indiquées.

Terminer Filtre de boucle pour PLL numérique

Commande DRAM fast-page-mode

Verilog

Détectez un hit de ligne ouverte et choisissez RAS/CAS. Implémentez toutes les décisions indiquées.

Terminer Décision de rafraîchissement DRAM

Arbitre mémoire avec urgences

Verilog

Priorisez les urgences puis appliquez une rotation. Implémentez toutes les décisions indiquées.

Terminer Commande DRAM fast-page-mode

Politique d’écriture cache

Verilog

Décidez hit, allocation ou write-back. Implémentez toutes les décisions indiquées.

Terminer Arbitre mémoire avec urgences

Adresse de descripteur DMA

Verilog

Calculez une adresse de descripteur indexée. Implémentez toutes les décisions indiquées.

Terminer Politique d’écriture cache

Classificateur flottant binaire16

Verilog

Classez zéro, subnormal, normal, infini et NaN. Implémentez toutes les décisions indiquées.